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EngenhariaMiddle

Exemplo de currículo Middle FPGA Engineer

Exemplo de currículo profissional Middle FPGA Engineer. Modelo otimizado para ATS.

JuniorMiddleSeniorLead

Faixa salarial Middle (US)

$175,000 - $260,000

Por que este currículo funciona

Verbos que sinalizam posse de bloco, não auxílio

Projetado, Redigido, Fechado, Mentorado, Otimizado. Engenheiros FPGA pleno são donos de blocos de ponta a ponta através de síntese, place-and-route e signoff. Seus verbos devem refletir esse escopo.

Quantifique timing, cobertura e utilização de recursos

8 por cento de slack positivo em 5 corners, cobertura funcional de 71 por cento para 96 por cento, ciclos de simulação por segundo de 30 para 95, 18 por cento de utilização de LUT recuperada. Recrutadores FPGA escaneiam os quatro números canônicos.

Cadeia de resultados: o bullet deve dizer como você chegou lá

Não 'fechei timing' mas 'fechei timing em bloco de 600MHz com 8 por cento de slack positivo em 5 corners por reordenamento de estágios de pipeline e register retiming'. A técnica é a prova.

Mentoria e trabalho entre times fora do seu bloco

Mentorou 2 ICs, em dupla com silicon validation, parceria com leads de verificação. Trabalho FPGA pleno que nunca referencia o time de validação ou bring-up lê como programador solitário fingindo ser dono de bloco.

Nomeie a arquitetura e o fluxo EDA, não apenas a ferramenta

Bloco de controlador de memória AXI4 no Xilinx Versal, framework de testbench UVM para coerência de cache, fluxo de síntese Vivado com retiming. Recrutadores pleno querem ver enquadramento em nível de sistema em cada bullet.

Habilidades essenciais

  • Block Ownership
  • UVM Testbench Authoring
  • Timing Closure
  • Synthesis Flow Tuning
  • Synopsys VCS
  • Cadence Xcelium
  • Synopsys SpyGlass Lint
  • Resource Utilization Optimization
  • SystemVerilog Assertions
  • Constrained-Random Testing
  • JasperGold formal
  • Chisel basics
  • PCIe Gen5 verification
  • AXI4/AXI4-Stream
  • DDR controller bring-up
  • Junior IC mentorship

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Um CV de engenheiro FPGA deve provar que você é dono do RTL através de síntese, place-and-route, fechamento de timing e bring-up de silício, não apenas que escreveu Verilog. Recrutadores na NVIDIA, AMD, Apple Silicon, AWS Annapurna Labs, Cerebras e Tenstorrent escaneiam os quatro números canônicos de FPGA: slack de timing entre corners, utilização de recursos pós-route, ciclos de simulação por segundo e porcentagem de fechamento de cobertura. Este guia cobre o que torna CVs de FPGA eficazes em cada nível, de juniores fechando timing em nível de bloco no Lattice ECP5 a arquitetos RTL staff definindo política de lint e estratégia de signoff multi-die em 6 gerações de chips wafer-scale.

Melhores Práticas para CV de Engenheiro FPGA

  1. Comece com verbos de posse de bloco. 'Projetado bloco de controlador de memória AXI4' não 'Trabalhei em controlador de memória'. 'Redigido framework de testbench UVM' não 'Ajudei na verificação'. Engenheiros FPGA pleno são donos de blocos de ponta a ponta através de síntese, P&R e signoff. Seus verbos devem refletir esse escopo.

  2. Mostre fechamento de timing com a técnica que te levou lá. 'Fechado timing em bloco de 600MHz com 8 por cento de slack positivo em 5 corners por reordenamento de estágios de pipeline e register retiming' é o bullet pleno canônico. Número de slack, contagem de corners e a técnica. Sem a técnica, você tem um resultado sem ofício.

  3. Quantifique cobertura funcional e utilização de recursos. 'Cobertura funcional de 71 por cento para 96 por cento no primeiro release de produto' ou 'recuperando 18 por cento de utilização de LUT e 9 por cento de utilização de BRAM'. Fechamento de cobertura e números de recursos pós-route são as métricas pleno de segundo nível que todo gestor de contratação FPGA busca.

  4. Demonstre trabalho entre times com verificação e silicon validation. 'Mentorado 2 ICs no primeiro ciclo de síntese para place-and-route' ou 'junto ao time de silicon validation' ou 'com os leads de verificação'. Trabalho FPGA pleno é inerentemente interfuncional; CVs que lêem como programação solitária escondem o sinal errado.

  5. Nomeie a metodologia e o fluxo EDA, não apenas a ferramenta. 'Framework de testbench UVM para coerência de cache' ou 'fluxo de síntese Vivado com retiming' ou 'fluxo de lint Synopsys SpyGlass'. Recrutadores pleno escaneiam por enquadramento em nível de sistema. Nomear uma ferramenta sem contexto arquitetural lê júnior.

Erros Comuns no CV de Engenheiro FPGA

  1. Lê como digitador de Verilog, não dono de bloco. Bullets FPGA pleno que dizem 'escrevi RTL' ou 'usei Vivado' sem números de timing, cobertura ou recursos sinalizam que você ainda não subiu para a posse de bloco. Substitua pelo menos três bullets desse tipo por papel por um bullet de posse que nomeie o bloco, a plataforma e o resultado de convergência.

  2. Pular a técnica que fechou timing. 'Fechado timing em bloco de 600MHz' é meio bullet. 'Fechado timing em bloco de 600MHz com 8 por cento de slack positivo em 5 corners por reordenamento de estágios de pipeline e register retiming' é a forma completa pleno. Sem a técnica, o resultado lê como um palpite.

  3. Tratar verificação, síntese e bring-up como mundos separados. O trabalho FPGA pleno é a integração dos três. CVs que os isolam em papéis ou bullets diferentes lêem júnior. Escreva pelo menos um bullet por papel que cruze superfícies, p. ex., 'Redigido framework de testbench UVM para coerência de cache, elevando a cobertura funcional de 71 por cento para 96 por cento no primeiro release de produto'.

  4. Sem bullet de mentoria ou entre times. Espera-se que engenheiros pleno mentorem pelo menos um júnior e façam interface com times de silicon validation, verificação e bring-up. CVs sem 'Mentorado 2 ICs' ou 'junto ao time de silicon validation' lêem como escritores de bloco solitários, não colaboradores.

  5. Ignorar utilização de recursos e taxa de lint clean. Fechamento de timing é a métrica FPGA mais barulhenta, mas a utilização pós-route LUT/BRAM/DSP/FF e a taxa de lint clean são as mais silenciosas que provam disciplina de produção. 'Recuperado 18 por cento de utilização de LUT' ou 'elevada a taxa limpa de 73 por cento para 98 por cento em todo o repositório RTL' ambas pertencem em um CV FPGA pleno.

Dicas Rápidas de CV para Engenheiro FPGA

  1. Comece com o bloco, a plataforma e o resultado de timing. 'Projetado bloco de controlador de memória AXI4 no Xilinx Versal, fechando timing a 600MHz com 8 por cento de slack positivo em 5 corners' em uma frase.
  2. Sempre nomeie a técnica. Reordenamento de estágios de pipeline, register retiming, FIFO de cruzamento de domínios de clock, BRAM packing. A técnica é a prova do ofício.
  3. Um bullet de mentoria por papel. 'Mentorado 2 ICs no primeiro ciclo de síntese para place-and-route' é o único bullet de mentoria que importa em pleno.
  4. Um número de cobertura e um de utilização de recursos por papel. Cobertura funcional de X para Y, mais utilização de LUT ou BRAM recuperada. Dois números ancoram o papel.
  5. Referencie a metodologia de verificação, não apenas o simulador. UVM, SystemVerilog Assertions, verificação formal, teste constrained-random. Nomear a metodologia é o sinal pleno.

Perguntas frequentes

Um engenheiro FPGA projeta RTL digital em SystemVerilog, Verilog ou VHDL e então conduz esse RTL através de simulação (Cocotb, Synopsys VCS, Cadence Xcelium), síntese (Vivado, Quartus, Synopsys Design Compiler), place-and-route, fechamento de timing entre corners e bring-up de hardware. O dia mistura escrever RTL com ler relatórios de timing estático, depurar waveforms, fechar buracos de cobertura UVM e fazer parceria com times de verificação, silicon validation e bring-up. O papel não é o mesmo que firmware embarcado: engenheiros FPGA trabalham abaixo do SO, em nível de porta, em sinais que vivem em nanossegundos.

Engenheiros de firmware escrevem C ou C++ que roda em uma CPU. Engenheiros embarcados escrevem firmware mais integração hardware-software. Engenheiros FPGA escrevem o próprio hardware: RTL que se sintetiza em portas e flip-flops em silício Xilinx, Intel ou Lattice. Os artefatos, as ferramentas (Vivado vs. GCC), as métricas (slack de timing vs. latência de interrupção) e os modos de falha (violações setup/hold vs. estouros de pilha) são diferentes. Muitos engenheiros FPGA não conseguem depurar um printf, e muitos engenheiros de firmware não conseguem ler um relatório de síntese. Contrate para o papel que você tem, não para o título que soa adjacente.

As quatro métricas FPGA canônicas: slack de timing (em picossegundos ou porcentagem do período de clock entre corners), utilização de recursos pós-route (LUTs, BRAMs, DSPs, FFs como porcentagem ou recuperados), ciclos de simulação por segundo no seu simulador de escolha e porcentagem de fechamento de cobertura (linha, toggle, branch, FSM, funcional). CVs júnior devem carregar um número por eixo. Pleno deve carregar dois. Sênior e staff devem carregar três ou quatro, escalados entre blocos e ao longo do cronograma.

Não em nível júnior ou pleno. O fluxo RTL (SystemVerilog, UVM, síntese, P&R, fechamento de timing) sobrepõe-se fortemente entre FPGA e ASIC, mas os alvos são diferentes: FPGAs reconfiguram em segundos, ASICs custam milhões para tape out. Engenheiros FPGA sênior e staff em empresas como Apple Silicon, Google TPU ou Cerebras frequentemente trabalham em prototipagem FPGA para bring-up de ASIC, onde a alfabetização ASIC (Synopsys Design Compiler, Cadence Innovus, signoff multi-die) torna-se parte do trabalho. Abaixo de sênior, experiência ASIC é um 'bom de ter', não um requisito.

Traga dois artefatos: um relatório de timing estático de um bloco real que você fechou (com o número de slack, a contagem de corners e a técnica que você usou para convergir) e um memo de uma página descrevendo uma decisão de retiming pipelined ou floorplan que você tomou e por quê. Loops FPGA pleno sondam se você conhece register retiming, cruzamento de domínios de clock, declaração de false-path e reordenamento de estágios de pipeline pelo nome e efeito. Respostas vagas de 'fechei timing' falham; 'fechei a 12 por cento de slack positivo em 7 corners retimando o pipeline do somador de 3 estágios e recuperando 14 por cento de utilização de BRAM' passa.

Quando seu bloco é multi-clock, multi-corner ou parte de um fluxo de prototipagem ASIC que será tapeado. Vivado é excelente para alvos FPGA somente Xilinx, mas te limita em metodologia entre ferramentas. Engenheiros pleno na Embraer, Atech, AEL Sistemas ou CPqD tipicamente são donos de pelo menos um bloco em um fluxo híbrido: Vivado para validação FPGA mais Synopsys Design Compiler ou Cadence Genus para signoff tipo ASIC. Conhecer ambos, mesmo que seu trabalho diário seja um, é o sinal pleno-para-sênior.

Certificações recomendadas

Xilinx Versal Adaptive SoC Design Specialist

AMD

middle

Synopsys VCS UVM Methodology

Synopsys

middle

Preparação para entrevistas

Loops FPGA misturam um painel clássico de design RTL com três estações específicas FPGA: um problema de quadro em SystemVerilog ou VHDL (frequentemente uma pequena FSM, FIFO ou arbiter com constraints de timing), um exercício de testbench UVM take-home ou em loop e um walkthrough de portfólio onde você defende slack de timing, fechamento de cobertura e utilização de recursos em blocos reais que entregou. Loops sênior adicionam um cenário de war room de fechamento de timing entre blocos; loops staff adicionam um memo de plataforma e uma conversa EDA build-vs-buy.

Perguntas frequentes

Perguntas comuns:

  • Descreva um bloco do qual você foi dono de ponta a ponta através de síntese, P&R e fechamento de timing. Qual foi a técnica que o convergiu?
  • Me leve por um testbench UVM que você redigiu. Como mediu o fechamento de cobertura?
  • Como você verificaria uma FIFO de cruzamento de domínios de clock?
  • Me conte sobre uma violação de lint ou timing estático que você corrigiu em nível arquitetural
  • Como você decide entre register retiming e reordenamento de estágios de pipeline para um problema de timing?
  • Descreva um resultado de mentoria onde um IC júnior fechou sua primeira convergência de timing sob sua orientação
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