Вопросы на собеседовании: FPGA-инженер

Setup slack равен требуемому времени прихода данных на регистр назначения минус фактическое время их прихода.

• Фактическое время включает задержку clock до исходного регистра, clock-to-Q, комбинационную задержку и задержку маршрутизации.
• Требуемое время определяется захватывающим фронтом, задержкой clock до регистра назначения, setup time и setup uncertainty.
• Положительный slack означает выполнение смоделированного требования, а отрицательный показывает величину опоздания.
• Проверка должна проходить для каждого анализируемого setup corner и отношения clock, а не только для номинального периода.

Период clock меняет setup-требование для следующего фронта, но обычно не меняет hold-требование для того же фронта.

• Более длинный период даёт данным максимальной задержки больше времени, чтобы достичь назначения до setup-дедлайна.
• Hold-анализ использует самый ранний приход данных после соответствующего захватывающего фронта, поэтому дополнительный период в проверку не входит.
• Hold slack равен самому раннему приходу минус требуемое hold time с учётом минимальной задержки clock и skew.
• Настоящее исправление hold добавляет минимальную задержку данных или меняет размещение и маршрутизацию, а не снижает частоту.

WNS описывает один худший slack, а TNS суммирует отрицательный slack по всем нарушенным конечным точкам группы путей.

• WNS -0,20 нс означает, что хотя бы одна конечная точка не выполняет требование на 0,20 нс.
• TNS отличает одно локальное нарушение от множества небольших нарушений, которым может потребоваться более широкое архитектурное изменение.
• Количество нарушенных конечных точек добавляет контекст, поскольку одинаковый TNS может соответствовать разным распределениям ошибок.
• Для setup и hold существуют отдельные WNS и TNS, которые нужно рассматривать независимо.

Критический путь является ограниченным путём с наименьшим slack, а не обязательно путём с максимальным числом уровней логики.

• Короткий путь с длинной программируемой маршрутизацией или высоким fanout может быть медленнее глубокого пути на локальных выделенных соединениях.
• Carry chains и каскады DSP могут проводить несколько операций быстрее эквивалентной схемы через обычную маршрутизацию LUT.
• Clock skew, uncertainty и отношение конечных точек влияют на slack даже при одинаковой задержке двух путей данных.
• Критический путь может измениться после placement and routing, поскольку при synthesis физическая задержка только оценивается.

Clock skew моделирует разницу прихода clock к исходному и принимающему регистрам, а uncertainty резервирует запас на jitter и ошибку фазы.

• Более поздний приход захватывающего clock относительно запускающего обычно улучшает setup slack, поскольку у данных больше времени.
• Тот же положительный skew обычно ухудшает hold slack, поскольку старые данные должны дольше оставаться стабильными на входе назначения.
• Setup uncertainty сокращает окно максимальной задержки, а hold uncertainty увеличивает требуемый запас минимальной задержки.
• Распространение clock, рассчитанное инструментом, и явный uncertainty нужно моделировать согласованно, чтобы не скрыть и не посчитать запас дважды.

Constraint generated clock сохраняет отношение частоты, фазы и источника между производным и основным clock.

• Constraint указывает реальный вывод генерации и задаёт деление, умножение, сдвиг фазы или отображение фронтов.
• Static timing после этого анализирует переходы между связанными доменами с правильными запускающими и захватывающими фронтами.
• Объявление выхода как несвязанного primary clock теряет это отношение и создаёт неверные проверки или ненужные CDC-исключения.
• Каждому физически используемому выходу PLL или делителя нужно своё описание generated clock, если инструмент FPGA не выводит его автоматически.

Constraints I/O delay моделируют timing за пределами FPGA относительно clock, управляющего интерфейсом.

• Максимальная входная задержка включает самый поздний clock-to-out внешнего устройства и задержку платы до входа FPGA.
• Минимальная входная задержка моделирует самый ранний приход и необходима для полноценной проверки input hold.
• Максимальная выходная задержка представляет setup-требование приёмника вместе с задержкой платы, а минимальная учитывает его hold-требование.
• Virtual clock удобен, когда внешний опорный clock не проходит через логику FPGA.

Constraint multicycle сообщает, что функционально корректному синхронному переносу разрешено занять больше стандартного числа фронтов clock.

• Setup multicycle со значением N переносит захватывающий setup-фронт на N-й подходящий фронт, не добавляя оборудование.
• Для соответствующего hold-отношения обычно нужна поправка N минус 1, чтобы инструмент не проверял hold относительно сдвинутого фронта.
• Clock enable или условие протокола должно гарантировать, что назначение не использует промежуточные данные раньше времени.
• Исключение должно охватывать только нужные регистры, поскольку широкий multicycle может скрыть обычные однотактовые нарушения.

False path исключает timing-анализ только там, где функционального требования к переносу от запуска до захвата не существует.

• Точечный false path подходит для конкретного нефункционального пути или первого каскада распознанного синхронизатора.
• Asynchronous clock groups отключают timing в обоих направлениях между целыми группами clock и поэтому действуют намного шире.
• Ни одно исключение не делает CDC безопасным, поэтому синхронизаторы, handshake или асинхронные FIFO всё равно необходимы.
• Медленный, но функционально захватываемый синхронный путь не становится false path только потому, что редко меняется.

Явные constraints максимальной или минимальной задержки применяют, когда пути нужна граница задержки данных, которую не выражает стандартное отношение фронтов.

• Maximum delay может ограничить source-synchronous путь или разброс между независимо синхронизированными битами Gray-кода.
• Minimum delay может сохранить contamination delay там, где данные не должны прийти к назначению слишком рано.
• Опция datapath-only исключает clock skew из границы, когда требование относится именно к задержке пути данных.
• Эти constraints должны быть ограничены именованными конечными точками, поскольку они переопределяют обычные timing-предположения.

Setup определяется поздним приходом данных, а hold ранним, поэтому их худшие условия process, voltage и temperature различаются.

• Медленная логика и маршрутизация обычно ухудшают setup-проверки максимальной задержки.
• Быстрая логика и маршрутизация обычно ухудшают hold-проверки минимальной задержки.
• Тактовые сети могут масштабироваться иначе, чем пути данных, поэтому on-chip variation и skew способны изменить настоящий худший corner.
• Прохождение одного номинального corner не означает closure, пока не пройдут все обязательные setup- и hold-варианты анализа.

Register retiming перемещает последовательностные границы через комбинационную логику, чтобы сбалансировать задержки путей с сохранением внешнего потактового поведения.

• Перенос регистра через эквивалентную логику может сократить одну стадию без изменения числа тактов интерфейса.
• Асинхронные resets, несовместимые enables, constraints dont_touch и некоторые границы памяти или DSP могут запрещать допустимое перемещение.
• Retiming способен изменить имена внутренних регистров и точки наблюдения при сохранении поведения блока от входа до выхода.
• Equivalence checking или регрессия с учётом latency должны подтвердить соответствие преобразованного проекта контракту.

Упрощение булевой логики может не помочь, если в задержке пути доминируют маршрутизация, fanout или размещение.

• Сигнал управления с высоким fanout может проводить больше времени в программируемых соединениях, чем в LUT назначения.
• Перегруженное размещение может заставить простой путь идти в обход между уровнями логики.
• Дублирование регистров локализует управляющий сигнал ценой дополнительных триггеров и реплицированной логики.
• Граница pipeline или изменение floorplan эффективнее, когда отчёт показывает доминирование routing delay над cell delay.

MTBF синхронизатора экспоненциально растёт с доступным временем разрешения и падает при росте активности источника и частоты clock назначения.

• Переход внутри aperture принимающего триггера может оставить его выход метастабильным на непредсказуемое время.
• Каждый дополнительный каскад на clock назначения даёт метастабильному узлу примерно ещё один такт на стабилизацию до наблюдения.
• Более быстрый clock назначения и частые асинхронные переходы создают больше возможностей попасть в окно метастабильности.
• Для численной оценки MTBF нужны параметры метастабильности конкретного устройства и фактическая задержка маршрутизации.

Корректный синхронизатор уровня является цепочкой регистров на clock назначения, где первый каскад не управляет функциональной логикой.

• Только последний каскад подаётся в логику назначения, поскольку у первого выше всего вероятность неразрешённой метастабильности.
• Между каскадами не должно быть комбинационной логики, а implementation attributes должны обозначать их как регистры синхронизатора.
• Близкое размещение увеличивает время разрешения метастабильности за счёт минимальной задержки маршрута между каскадами.
• Уровень источника должен сохраняться достаточно долго для захвата, поэтому такая структура сама по себе не гарантирует приём короткого импульса.

Регистрирование источника устраняет комбинационные glitches, которые иначе повышают асинхронную активность на входе синхронизатора.

• Комбинационное выражение может переключиться несколько раз при установлении входов, даже если итоговое логическое значение изменилось один раз.
• Каждый дополнительный переход увеличивает вероятность того, что фронт clock назначения попадёт в aperture метастабильности.
• Регистр источника также явно задаёт происхождение crossing и контракт стабильности для CDC-анализа.
• Этот шаг не заменяет синхронизатор назначения, поскольку зарегистрированный источник остаётся асинхронным относительно другого clock.

Request-acknowledge handshake передаёт владение, удерживая данные стабильными, пока оба домена не увидят обмен управляющими сигналами.

• Источник регистрирует payload, устанавливает request и не меняет их до возврата синхронизированного acknowledge.
• Назначение синхронизирует request, захватывает стабильный payload и устанавливает acknowledge в своём clock domain.
• Источник синхронизирует acknowledge обратно и только затем снимает request или меняет payload.
• Полный обмен занимает несколько тактов, но обеспечивает перенос без потерь и естественный backpressure.

Toggle-синхронизатор кодирует каждое событие как изменение состояния, которое сохраняется до захвата в домене назначения.

• Источник инвертирует один бит для каждого принятого события вместо отправки однотактового импульса.
• Назначение синхронизирует бит и выполняет XOR стабильного значения с его задержанной копией, восстанавливая локальный однотактовый импульс.
• Соседние события должны быть разделены достаточно, чтобы каждое значение пересекло границу, иначе два изменения взаимно скроются до наблюдения.
• Обоим доменам нужны согласованные reset-состояния, поскольку их несовпадение может выглядеть как ложное событие.

Выбор зависит от ограничения интервала между событиями, допустимости потерь и наличия backpressure.

• Растяжение импульса проще всего при известной минимальной ширине в несколько тактов назначения, но близкие события могут слиться.
• Toggle переносит редкие события без обратного канала, если источник не может изменить бит дважды до наблюдения назначением.
• Handshake гарантирует каждое принятое событие и сообщает источнику готовность к следующему ценой round-trip latency.
• Нельзя выбирать схему только по средним частотам clock, поскольку захват определяют относительная фаза и худший интервал между событиями.

Bundled-data CDC удерживает многобитный payload стабильным, пока отдельно синхронизируемый управляющий сигнал не разрешит его захват.

• Источник регистрирует данные до установки request или valid.
• Задержка синхронизатора даёт шине данных время установиться по прямым путям от источника к назначению.
• Назначение захватывает всю шину только после наблюдения синхронизированного управляющего события.
• Источник не должен менять шину до завершения acknowledge или заданного интервала удержания.