Вопросы на собеседовании: FPGA-инженер

FPGA представляет собой реконфигурируемую микросхему, аппаратная структура которой программируется под конкретную цифровую схему.

• CPU выполняет последовательность инструкций на в основном фиксированном оборудовании, а FPGA может реализовать множество операций как параллельные схемы.
• ASIC имеет неизменяемую после производства схему и может быть плотнее или эффективнее, зато FPGA можно перепрограммировать.
• Проект для FPGA отображается на такие ресурсы, как LUT, триггеры, память, DSP-блоки и маршрутизация.

Конфигурационный bitstream программирует ресурсы FPGA и связи между ними для реализации синтезированного проекта.

• Конфигурационные биты выбирают содержимое LUT, ключи маршрутизации, режимы I/O и параметры hard-блоков.
• Файл создаётся для конкретного семейства и устройства FPGA, поэтому это не переносимый машинный код.
• Многие FPGA на SRAM загружают bitstream из внешней flash-памяти или от хоста при каждом включении питания.

HDL описывает аппаратную структуру и поведение, которые работают параллельно, а не последовательность инструкций процессора.

• Разные always-блоки или процессы VHDL представляют одновременно активную логику, хотя операторы внутри одного процедурного блока имеют определённую семантику.
• Разрядность сигналов, тактовые сигналы, регистры и комбинационные пути напрямую влияют на получившуюся схему.
• Синтезируемый HDL должен отображаться на доступное оборудование, тогда как симулятор может выполнять дополнительные конструкции только для верификации.

Модуль Verilog задаёт повторно используемый аппаратный блок с интерфейсом из портов input, output и inout.

• Порты input передают сигналы внутрь блока, а output выводят наружу значения, сформированные внутри него.
• Разрядность порта, например logic [7:0] data, явно задаёт количество физических сигнальных битов.
• Создание экземпляра модуля добавляет оборудование этого блока и соединяет его порты с сигналами родительского модуля.

Комбинационную логику обычно описывают оператором assign или блоком always_comb, который присваивает каждому выходу значение на всех путях.

• Оператор assign подходит для прямого выражения, например assign sum = a + b.
• always_comb автоматически реагирует на сигналы, прочитанные внутри блока, и поддерживает процедурные конструкции if и case.
• Каждая назначаемая переменная должна получать значение при любой комбинации входов, часто через значение по умолчанию, иначе возникнет защёлка.

Тактируемую последовательностную логику обычно описывают блоком always_ff, срабатывающим по фронту тактового сигнала.

• always_ff @(posedge clk) моделирует триггеры, которые захватывают новые значения по нарастающему фронту.
• Неблокирующие присваивания сохраняют одновременное обновление, ожидаемое от группы регистров.
• Reset или clock enable размещают внутри блока, если эти сигналы входят в требуемое поведение регистра.

Непрерывное присваивание постоянно управляет net-сигналом из выражения, а процедурное выполняется внутри блока always или initial.

• assign y = a & b обновляет y при изменении любого операнда и напрямую представляет комбинационную логику.
• Процедурные присваивания поддерживают if и case и обычно назначают переменные типа logic в SystemVerilog.
• У сигнала обычно должен быть один понятный драйвер, поскольку несколько процедурных драйверов не являются обычным синтезируемым поведением регистра.

Блокирующее присваивание действует сразу внутри процедурной последовательности, а неблокирующее планирует обновление на конец текущего шага симуляции.

• Блокирующий оператор = обычно используют для временных вычислений и выходов комбинационных блоков always_comb.
• Неблокирующий оператор <= обычно используют для регистров в блоках always_ff, срабатывающих по фронту.
• При q1 <= d и q2 <= q1 неблокирующие присваивания передают в q2 предыдущее значение q1, как в двух последовательных триггерах.

Защёлка возникает, когда комбинационная процедурная логика не присваивает выходу значение при некоторых входных условиях и вынуждает его сохранять прежнее значение.

• Конструкция if без else может создать защёлку, если выход назначается только в истинной ветке.
• Значение по умолчанию перед условием закрывает пропущенные пути без повторения каждого присваивания.
• Защёлка является чувствительным к уровню элементом памяти и обычно не нужна в синхронном RTL для FPGA.

always_comb автоматически включает зависимости, прочитанные блоком, и явно обозначает комбинационное намерение разработчика.

• Ручной список, например always @(a or b), может устареть, если выражение позже начнёт читать c.
• Пропущенный сигнал чувствительности может привести к расхождению RTL-симуляции с синтезированной комбинационной схемой.
• Инструменты могут применять к always_comb дополнительные проверки, включая ограничения на назначение его переменных в других местах.

wire представляет net-сигнал с непрерывным источником, а logic является типом переменной для большинства RTL-сигналов с одним драйвером.

• Выход модуля или оператор assign может управлять wire, поскольку net-сигнал отражает значение своего драйвера.
• Блок always_comb или always_ff процедурно назначает переменную logic.
• Объявление сигнала как logic само по себе не создаёт триггер, поскольку оборудование определяют присваивание и управляющая структура.

Параметры позволяют настраивать один RTL-модуль во время elaboration без копирования его реализации.

• Параметр WIDTH может согласованно задавать разрядность портов, размеры регистров и границы циклов.
• Каждый экземпляр модуля может переопределить постоянное значение параметра по умолчанию.
• Параметры описывают статический выбор оборудования и не ведут себя как доступные для записи регистры во время работы.

Разрядность и знаковость определяют расширение операндов, интерпретацию арифметики и сохранённые биты результата.

• Для сложения двух беззнаковых 8-битных значений может потребоваться 9-битный результат, чтобы сохранить перенос и значения до 510.
• Знаковое значение использует старший бит как знак и расширяется знаковым битом, а беззнаковое обычно дополняется нулями.
• Явные размеры и приведения не дают литералам без размера или смешанным знаковым операндам неожиданно изменить сравнение и арифметику.

Симуляция Verilog использует 0 и 1 для известных логических уровней, X для неизвестного значения и Z для высокого импеданса.

• X может появиться из-за неинициализированного регистра, конфликтующих драйверов или операции с неопределимым результатом.
• Z моделирует отключённое tri-state соединение, которое в основном имеет смысл на I/O-выводах FPGA, а не внутри обычной логической ткани.
• Анализ X помогает найти пропущенный reset или присваивание вместо маскировки проблемы принудительным нулём.

Побитовые операторы действуют на соответствующие биты, логические выдают значение истинности, а редукционные объединяют все биты одного вектора.

• Для 4'b1010 и 4'b1100 побитовое & даёт 4'b1000.
• Логический && считает каждый операнд целиком ложным или истинным и возвращает однобитный результат.
• Редукционный &data возвращает единицу, только если все биты data равны единице, а |data обнаруживает любой установленный бит.

Конкатенация, репликация и выбор части вектора собирают или извлекают явно заданные группы битов.

• {header, payload} размещает биты header выше битов payload в одном более широком векторе.
• {4{bit_value}} повторяет одно значение четыре раза и подходит для масок или явного расширения.
• data[7:4] выбирает четыре бита, поэтому нужно внимательно проверять направление индексов и границы.

Обе конструкции могут описывать мультиплексирование, но цепочка if естественно задаёт приоритет, а case выбирает явные значения одного выражения.

• В конструкции if a, затем else if b условие a побеждает, когда оба истинны, поэтому синтезируется приоритетное поведение.
• case удобен для opcode или состояния FSM с взаимоисключающими закодированными вариантами.
• Ветка default или присваивание перед конструкцией покрывает несовпавшие значения и предотвращает непреднамеренную память.

Entity в VHDL объявляет внешний интерфейс блока, а architecture задаёт одну реализацию этого интерфейса.

• Entity перечисляет порты с направлениями in, out и inout и типами вроде std_logic_vector.
• Architecture содержит параллельные присваивания, процессы, экземпляры компонентов и внутренние сигналы.
• Разделение интерфейса и реализации позволяет связать с одной entity несколько architecture.

Signal в VHDL представляет связь между параллельной логикой, а variable обновляется сразу внутри владеющего ею процесса или подпрограммы.

• Присваивание signal через <= планирует новое значение, поэтому последующее чтение в том же процессе может ещё увидеть старое значение.
• Присваивание variable через := действует сразу для следующих операторов текущего запуска процесса.
• Variable удобны для промежуточных вычислений, но создание комбинационной логики или регистров всё равно определяет структура процесса.

Процесс VHDL описывает комбинационное или тактируемое поведение через чувствительность и структуру присваиваний.

• Комбинационный процесс читает все нужные входы и назначает каждый выход на всех путях, а в VHDL-2008 доступен process(all).
• Тактируемый процесс обычно использует rising_edge(clk) и обновляет сигналы, которые синтезируются в триггеры.
• Параллельные процессы выполняются независимо, поэтому их порядок в исходном коде не превращает аппаратные блоки в последовательность.